先進(jìn)的PLD使設(shè)計(jì)技術(shù)面臨新的挑戰(zhàn)。PLD加工工藝已經(jīng)達(dá)到極深亞微米，在極深亞微米工藝中，互連比邏輯單元對(duì)時(shí)序延遲的影響要大。傳統(tǒng)的工具和設(shè)計(jì)流程以邏輯單元來(lái)描述時(shí)序延遲，因而不能在設(shè)計(jì)初期描述互連效應(yīng)(interconnect effect)，盡管它們能執(zhí)行物理模型的自動(dòng)設(shè)計(jì)，但是PLD的互連架構(gòu)非常獨(dú)特，對(duì)PLD來(lái)說(shuō)，即使采用經(jīng)過(guò)驗(yàn)證的ASIC設(shè)計(jì)技術(shù)仍然不能解決問(wèn)題。工程師需要的是面向PLD的全新自動(dòng)化設(shè)計(jì)技術(shù)，特別要求PLD物理綜合工具能將高生產(chǎn)率的高級(jí)設(shè)計(jì)工具與物理設(shè)計(jì)工具結(jié)合起來(lái)，從而實(shí)現(xiàn)復(fù)雜的PLD設(shè)計(jì)。

現(xiàn)在，PLD的結(jié)構(gòu)已經(jīng)達(dá)到6層以上，邏輯門(mén)超過(guò)百萬(wàn)，時(shí)鐘頻率接近200MHz，片上內(nèi)存以及IP核是當(dāng)今最復(fù)雜可編程邏輯的核心技術(shù)，但是生產(chǎn)如此高密度、高速度器件的精細(xì)加工技術(shù)帶來(lái)了前所未有的問(wèn)題，其特征與ASIC設(shè)計(jì)遇到的問(wèn)題類(lèi)似。

互連引發(fā)的問(wèn)題

過(guò)去，邏輯單元決定時(shí)序延遲，現(xiàn)在邏輯單元之間的互連決定時(shí)序延遲。在0.25微米以下的加工工藝中，70%甚至80%的延遲是起因于布線互連。像綜合這樣的高效設(shè)計(jì)方法不能解決布線延遲效應(yīng)問(wèn)題，因而在布局布線之前，由互連決定的時(shí)序性能仍然無(wú)法確定。

因此，設(shè)計(jì)工程師為了滿足嚴(yán)格的時(shí)序要求，綜合和布局布線過(guò)程不得不反復(fù)多次，由于綜合和布局布線往往在門(mén)級(jí)進(jìn)行，因而修改時(shí)序的效果并不顯著。

有些設(shè)計(jì)工程師嘗試在PLD設(shè)計(jì)中采用ASIC設(shè)計(jì)技術(shù)來(lái)解決時(shí)序延遲問(wèn)題，但是ASIC設(shè)計(jì)工具并不適用于PLD架構(gòu)，因?yàn)镻LD的物理互連、制造規(guī)則以及互連的電氣特性都與ASIC差異很大。此外，對(duì)制造商而言，PLD架構(gòu)及其互連特性也有很大差異，所以ASIC設(shè)計(jì)工具中的標(biāo)準(zhǔn)物理模型不適用于PLD設(shè)計(jì)。

另外一類(lèi)工程師傾向于采用門(mén)級(jí)底層規(guī)劃，在底層規(guī)劃中綜合電路的HDL代碼可以得到網(wǎng)表。通過(guò)底層規(guī)劃工具，設(shè)計(jì)工程師在布局之前提出約束條件，該條件能夠確保關(guān)鍵門(mén)電路組彼此相鄰，從而在布局布線階段中能確保重要的時(shí)序路徑盡可能短。

但是，門(mén)級(jí)底層規(guī)劃費(fèi)時(shí)費(fèi)力，因?yàn)楣こ處熞?FONT color=#0000ff>HDL語(yǔ)言對(duì)電路編碼，在寄存器傳輸級(jí)(RTL)描述功能模塊，并在門(mén)級(jí)確定模塊中哪個(gè)門(mén)存在問(wèn)題，這就是意味著：設(shè)計(jì)工程師必須管理成百倍增加的設(shè)計(jì)對(duì)象，而且，很難將門(mén)級(jí)對(duì)象與生成門(mén)級(jí)對(duì)象的HDL編碼關(guān)聯(lián)起來(lái)，此外，設(shè)計(jì)中的微小變更常迫使工程師重新進(jìn)行門(mén)級(jí)底層規(guī)劃，因而可能浪費(fèi)過(guò)去幾周的設(shè)計(jì)工作。

在PLD設(shè)計(jì)中不能采用門(mén)級(jí)底層規(guī)劃的重要原因在于，該方法不能滿足快速設(shè)計(jì)的需要。例如底層規(guī)劃設(shè)計(jì)工程師完成關(guān)鍵模塊的布局之后，任何設(shè)計(jì)的變更都需要重建底層規(guī)劃，這樣又要花費(fèi)數(shù)周時(shí)間修改RTL代碼，重新綜合并獲得網(wǎng)表，然后再次做門(mén)級(jí)底層規(guī)劃以實(shí)現(xiàn)設(shè)計(jì)要求的時(shí)序參數(shù)。

最重要的是，門(mén)級(jí)的底層規(guī)劃工具不能改變實(shí)際的電路實(shí)現(xiàn)形式以提高電路性能，例如邏輯遷移(logic tunnel)和邏輯復(fù)制(自動(dòng)地將寄存器轉(zhuǎn)移到不同的物理區(qū)域)的改進(jìn)能夠明顯的增強(qiáng)性能，因而，采用傳統(tǒng)的門(mén)級(jí)設(shè)計(jì)方法很困難且很費(fèi)時(shí)。

如果能在設(shè)計(jì)流程的初期，在綜合開(kāi)始之前，獲取設(shè)計(jì)的物理布線信息，那么就可以用復(fù)雜綜合算法同時(shí)執(zhí)行布局和網(wǎng)表優(yōu)化。

PLD設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展方便了PLD設(shè)計(jì)工程師的工作。物理綜合技術(shù)已經(jīng)能在復(fù)雜的PLD中簡(jiǎn)化并改進(jìn)實(shí)現(xiàn)時(shí)序快速收斂的過(guò)程。采用物理綜合方法，設(shè)計(jì)工程師可以在HDL源代碼編譯之后快捷地按照標(biāo)準(zhǔn)時(shí)序約束來(lái)建立物理約束，但是，這個(gè)過(guò)程必須在電路優(yōu)化和映射為特定型號(hào)的PLD之前完成。

表面上，這些物理約束與RTL底層規(guī)劃類(lèi)似，這樣，物理綜合實(shí)際上重構(gòu)基于其物理特性的設(shè)計(jì)邏輯并創(chuàng)建布局。重構(gòu)減少或者消除了在綜合與布局布線之間的設(shè)計(jì)反復(fù)，且提高了生產(chǎn)率和設(shè)計(jì)性能。此外，RTL設(shè)計(jì)比在門(mén)級(jí)設(shè)計(jì)更快、更直觀地創(chuàng)建約束條件。

在RTL上進(jìn)行物理綜合的主要優(yōu)點(diǎn)在于，即使設(shè)計(jì)工程師修改功能模塊，比如擴(kuò)展總線帶寬，但是模塊器件業(yè)已建立的物理約束仍然有效。而門(mén)級(jí)底層規(guī)劃設(shè)計(jì)工程師如果修改模塊，就不得不重新進(jìn)行底層規(guī)劃。

在一些情況下，物理綜合的同步優(yōu)化和布局算法可以把設(shè)計(jì)的時(shí)序性能提高40%。這樣就可以選用速度比較慢的器件，根據(jù)產(chǎn)量的不同，每個(gè)設(shè)計(jì)節(jié)約成本可達(dá)上萬(wàn)美元。

Synplicity公司的Amplify物理優(yōu)化器工具是面向可編程邏輯設(shè)計(jì)的物理綜合工具。Amplify軟件把新的物理優(yōu)化技術(shù)與Synplicity公司的Synplify綜合環(huán)境中的邏輯綜合算法相結(jié)合，它是一個(gè)分層優(yōu)化引擎，能在物理優(yōu)化之后應(yīng)用電路拓?fù)浜筒季种R(shí)對(duì)網(wǎng)表進(jìn)行重大改進(jìn)。

Amplify工具利用PLD架構(gòu)和用戶定義的物理設(shè)計(jì)約束，在給定的物理范圍內(nèi)(例如Altera公司Flex 10K、Apex和Acex器件中的某些行或者M(jìn)egaLAB)生成可預(yù)測(cè)的時(shí)序估計(jì)。借助這些物理信息，該工具可以導(dǎo)出更精確的時(shí)序估計(jì)并將其用于綜合過(guò)程執(zhí)行額外的設(shè)計(jì)優(yōu)化。

關(guān)鍵路徑優(yōu)化技術(shù)的基礎(chǔ)是已知的物理信息，其中有兩項(xiàng)技術(shù)分別是自動(dòng)遷移和邏輯復(fù)制。自動(dòng)遷移采用邊界優(yōu)化技術(shù)在PLD的物理區(qū)域內(nèi)自動(dòng)地移動(dòng)邏輯單元，減少互連延遲并提高速度，所以綜合工具可以執(zhí)行布局以改進(jìn)關(guān)鍵路徑的時(shí)序。為了改進(jìn)關(guān)鍵路徑的時(shí)序，邏輯復(fù)制自動(dòng)地拷貝邏輯單元，當(dāng)某些通向多個(gè)區(qū)域的路徑中存在關(guān)鍵路徑時(shí)，就可以采用邏輯復(fù)制技術(shù)。邏輯復(fù)制為每一條關(guān)鍵路徑建立獨(dú)立的模塊拷貝，從而減少扇出，改進(jìn)邏輯封裝或布線延遲的可預(yù)測(cè)性。

由Altera和Synplicity共同驗(yàn)證的參考設(shè)計(jì)證明，與傳統(tǒng)的綜合方法相比，Amplify物理綜合工具可以明顯改進(jìn)網(wǎng)表的性能。然而，物理綜合的好處并不僅僅局限于提前給出待綜合的布局約束。與不具備物理優(yōu)化的綜合工具生成的網(wǎng)表相比，Amplify生成的網(wǎng)表結(jié)構(gòu)不同。理論上，功能分組邏輯可以改進(jìn)設(shè)計(jì)性能，但是它無(wú)法防止關(guān)鍵路徑穿越某些或者所有功能模塊，從而降低了功能分組的功效，物理綜合結(jié)合了經(jīng)過(guò)改善的基于物理約束的延遲估計(jì)算法與關(guān)鍵通路優(yōu)化技術(shù)。

高度可預(yù)測(cè)

因?yàn)槲锢砭C合依賴基于器件架構(gòu)的設(shè)計(jì)結(jié)構(gòu)優(yōu)化，所以當(dāng)器件結(jié)構(gòu)高度規(guī)則而且可預(yù)測(cè)時(shí)，它將工作得很好。Apex器件的MultiCore嵌入式架構(gòu)包括三種不同類(lèi)型的PLD結(jié)構(gòu)：類(lèi)似Flex 10K和Flex 6000器件的查找表；類(lèi)似MAX 7000器件的乘積項(xiàng)(product-term)模塊；還有類(lèi)似Flex 10KE器件中的增強(qiáng)型嵌入式內(nèi)存模塊。這些結(jié)構(gòu)加在一起，可以使復(fù)雜功能的綜合更加簡(jiǎn)便高效。MultiCore架構(gòu)由邏輯陣列模塊(LAB)構(gòu)成，每一個(gè)模塊包含10個(gè)Flex 6000邏輯單元(LE)，兩者結(jié)合構(gòu)成MegaLAB分層結(jié)構(gòu)，MegaLAB實(shí)際上是一個(gè)LAB的陣列，每一個(gè)陣列包括16個(gè)LAB和一個(gè)嵌入式系統(tǒng)模塊(ESB)，其作用是實(shí)現(xiàn)內(nèi)存。

通過(guò)建立四層布線結(jié)構(gòu)，MultiCore架構(gòu)增強(qiáng)了Apex器件的連續(xù)金屬布線結(jié)構(gòu)。除了全局行列互連，MegaLAB互連還在MegaLAB結(jié)構(gòu)中連接了所有的LAB和ESB。MegaLAB互連允許利用局部布線資源而不是全局布線資源來(lái)提高性能。局部互連還在同一LAB中將LE和相鄰的LAB連接，就象Flex 6000中LAB的交叉連接那樣。

Altera器件中邏輯和互連的分層結(jié)構(gòu)適用于物理綜合，因?yàn)橛脩艨梢詫㈥P(guān)鍵路徑引入到若干定義明確的模塊中，比如MegaLAB和ESB模塊。這些布局約束可以在布局布線之前提前標(biāo)注到Quartus底層規(guī)劃工具之中。Altera器件的物理綜合獲得了真實(shí)的性能改善，為了研究Amplify工具的性能優(yōu)點(diǎn)，可以利用Altera提供的10個(gè)經(jīng)過(guò)測(cè)試的設(shè)計(jì)演示方案。測(cè)試數(shù)據(jù)表明，與僅采用Synplify工具的設(shè)計(jì)相比，Amplify工具性能平均提高16%，達(dá)到的頻率可以比設(shè)計(jì)高5到10倍。

Altera公司和Synplicity公司緊密合作，在物理綜合方法解決時(shí)序收斂問(wèn)題上邁出了第一步。