近幾年中，功能強大和密集型的數(shù)字信號處理器(DSP)已廣泛應用于當前許多小型移動產(chǎn)品中，并成為其必不可少的部分。這些使用廣泛的小型移動產(chǎn)品包括蜂窩電話、手持PDA、尋呼機和助聽器等。要滿足此類微型產(chǎn)品的設計要求，最新一代DSP必須具有極低功耗從而******程度延長電池壽命和減小產(chǎn)品尺寸。此外，不斷增長的競爭壓力和越來越短的產(chǎn)品上市周期要求迅速開發(fā)并優(yōu)化新型專用的DSP設計以滿足特定應用環(huán)境的要求。實際上，系統(tǒng)級設計商正在期盼其DSP合作伙伴能夠提供高性能、多功能和可編程性極高而器件尺寸和功率極小的DSP設計。

對于DSP器件設計商而言，要迎接這些不斷升級的挑戰(zhàn)就必須將多種新型芯片級DSP體系結構結合起來，同時要繼續(xù)快速地轉向技術要求最高的深亞微米半導體制造工藝。要成功地設計微型DSP，除了需要大量的DSP設計專業(yè)知識和應用知識之外，還高度依賴于對第三方知識產(chǎn)權(IP)設計組件的利用效率，這些設計組件已預先優(yōu)化以便利用前沿的制造工藝。

本文介紹Dspfactory公司DSP設計小組與Nurlogic Design公司緊密合作設計超低功耗IP組件進而設計出微型超低功率DSP器件的過程，此外，還探討了對項目成功至關重要的公司間合作(如Dspfactory、Nurlogic以及多個IP和代工供應商之間的合作)和交流問題。

設計目標以及面臨的挑戰(zhàn)

設計目標是在一個單片上構建一個完全由軟件實現(xiàn)的可編程DSP系統(tǒng)，它能夠用于從耳內(nèi)助聽器到低功率無線、語音處理、汽車感應/控制電路以及其它對DSP有特殊要求的微型系統(tǒng)等多方面。為滿足這多種最終方案中極為不同的應用需求，微型DSP系統(tǒng)也需適應多種環(huán)境和工作條件。

例如，耳內(nèi)助聽器要求外形極小以便整個系統(tǒng)能夠完全置于耳道內(nèi)。極低的工作功率是延長此系統(tǒng)電池壽命的關鍵所在。并且由于該產(chǎn)品是單電池供電，因此工作電壓必須極低，這非常重要。此外，這種器件必須能夠承受制造和安裝過程中近2.5kV的靜電放電。而無線產(chǎn)品可能要求其DSP器件在溫度高至85°C的情況下還能可靠工作。

為滿足耳內(nèi)助聽器的低功耗和散熱要求，工作電壓將設為0.9V，并采用0.18μm制造工藝來實現(xiàn)小尺寸目標。但是，工作電壓為0.9V的系統(tǒng)要保持同步性能和可靠性并在高達85°C的條件下仍然可靠工作就會更困難。

構建體系

盡管深亞微米制造技術使在極小的裸片尺寸內(nèi)實現(xiàn)高級DSP算法成為可能，但在最小空間及功率優(yōu)化設計的初期就應該高度注重體系的劃分，同時盡可能保證系統(tǒng)的靈活性和性能。

Dspfactory的芯片級DSP系統(tǒng)設計是圍繞三個主要組件構建的：一個是加權疊加式(WOLA)濾波器組協(xié)處理器，一個是16位Harvard DSP內(nèi)核，最后一個是高度集成輸入輸出(I/O)處理器。為使系統(tǒng)具有******程度的靈活性，WOLA和DSP內(nèi)核都能訪問I/O處理器，并可通過一個共享RAM接口直接通信。I/O處理器能夠有效處理此DSP系統(tǒng)和片外A/D和D/A子系統(tǒng)之間的所有外部數(shù)據(jù)流。對外部EEPROM的獨立接口可用來優(yōu)化指定配置的軟件可編程性。

將具靈活性的WOLA并入基本體系中有助于提高配置靈活性和使工作功率最小化，其原因有兩點：一是已進行濾波優(yōu)化的信號處理體系本來就比一般體系所消耗的功率少，所以功耗會******程度地降低；二是濾波器組對更小內(nèi)存結構的更有效利用將使整個芯片尺寸減小。

微型信號處理應用的一個關鍵指標是處理過程所需要的功耗，它通常采用微焦(micro-Joules)/快速傅里葉(FFT)運算來表示。大量的實驗分析顯示，在考慮功耗的情況下，如用在Dspfactory設計中的已實現(xiàn)WOLA的性能是專用FFT DSP性能的4.5倍。大多數(shù)DSP算法都能夠嵌入在小尺寸硬件WOLA更易處理的濾波件中。頻域處理環(huán)境下WOLA濾波器組能夠直接進行的各種信號處理功能包括：動態(tài)范圍壓縮、降低噪聲、子帶編碼、語音檢測和回波相消。這種可編程靈活性使DSP系統(tǒng)適用于多種耳內(nèi)助聽器，甚至能使每個系統(tǒng)根據(jù)用戶特定的聽力矯正要求進行調(diào)整。

I/O處理器中含有一個能進行系統(tǒng)所有前后處理(內(nèi)插和抽取濾波)的接口模塊，同時使功率和裸片尺寸都為最小。此I/O處理器是一個基于模塊的DMA控制器，它同WOLA濾波器組緊密結合在一起。輸入信號存儲在環(huán)形FIFO中，并對每個信息塊進行WOLA分析轉換處理。模塊浮點BFP(block floating point)計算單元用于擴大動態(tài)范圍和降低量化誤差，它提高了WOLA信噪比，同時使計算復雜度和功率都為最低。

一般DSP內(nèi)核通過存儲在共享RAM中的數(shù)據(jù)才能對復雜頻譜進行有效分析，此系統(tǒng)設計操作WOLA中的數(shù)據(jù)塊僅在必要時才中斷DSP內(nèi)核，一旦DSP內(nèi)核不需進行頻譜分析計算，它就能轉換到低功耗的睡眠狀態(tài)，因此大大降低了功耗。

充分利用IP和團隊合作

最初，片上DSP設計采用0.35μm CMOS五層金屬技術。但最終可用設計的開發(fā)要求設計全面轉向采用更小的制造技術。

盡管0.18μm CMOS四層金屬技術是最可行的實現(xiàn)工藝，但目前用到的標準制造技術是指1.8V技術，低功率處理僅指1.5V技術。為實現(xiàn)超低功率目標，系統(tǒng)的每個方面都需要采用0.18μm工藝實現(xiàn)，并確實采用0.9V的工作電壓。

為在最短時間內(nèi)實現(xiàn)這種極具挑戰(zhàn)性的新型DSP設計，Dspfactory公司采用了一種多廠商開發(fā)過程，它引入了旨在優(yōu)化設計特定部分的專利IP方案。

為完成多學科的合作以及增長內(nèi)部DSP算法知識，Dspfactory同Nurlogic合作進行過程優(yōu)化I/O邏輯和標準單元IP以及混合信號集成的研究。為提供低功率嵌入式存儲器IP方案，小組成員公司也包括Virage Logic。選擇IP合作方的關鍵要求是合作方具有0.18μm的已驗證硅片IP，并且這種IP已經(jīng)證明能在0.9V下工作，符合Dspfactory的指定條件。

由于設計組件之間需要精密配合，并且對功率和裸片尺寸有嚴格要求，所以全部合作方都必須作為一個團隊來工作以確保器件功能和片上資源的******協(xié)調(diào)。例如，讓器件擁有更多的內(nèi)存會全面提高系統(tǒng)的可編程性和靈活性，但是內(nèi)存的增加會占去可用于其他功能的裸片空間。除了能對其他片上體系元件進行緊密集成，Nurlogic對超低功率I/O設計及大量標準單元庫的深入研究也是其能夠實現(xiàn)I/O處理器體系目標的關鍵。

當使用標準單元庫并試圖在0.9V電壓下設計芯片，就要不斷在單元可用性及其低電壓性能可靠性之間進行權衡。 維持充分大的單元庫對于實現(xiàn)總功率和裸片尺寸目標又不降低系統(tǒng)功能是非常重要的。Nurlogic的工作緊密圍繞此設計目標，它可向Dspfactory提供800多個能完全在0.9V電壓下工作的單元，從而為實現(xiàn)最優(yōu)合成、******密度和最優(yōu)性能提供了一種極為可行的方法。同時順序邏輯(sequential logic)也應給予特別關注，由于采用低電壓設計，順序邏輯更易產(chǎn)生后穩(wěn)定性(meta-stability)問題。考慮到這些順序邏輯問題，應專門進行修改并重新表征某些標準單元以避免同步和穩(wěn)定性問題。

此外，要確保核心標準單元在0.9V下能可靠工作，同時保證I/O結構既能在0.9V下工作又能承受高達2.5kV的靜電放電。通過表征和實現(xiàn)0.9V下的I/O邏輯同時充分利用代工廠的0.18μm工藝中的通用器件，合作團隊能******程度降低終端產(chǎn)品的總制造成本。為實現(xiàn)Dspfactory的裸片尺寸目標，Nurlogic還修改了I/O單元的長寬比以支持更緊密的集成。

內(nèi)核邏輯、I/O以及嵌入式存儲功能的交叉集成需要小組成員在整個設計過程中不斷進行交流，其中包括常規(guī)的每周設計評審電話會議以及所有小組成員每天的工作交流。由于此類項目上市時間非常重要，所以為求全面成功，IP銷售商和IP集成商之間必須緊密合作。整個交流和合作過程實際上都是通過電子數(shù)據(jù)交換方式進行的，極少進行面對面的接觸。

妥善處理集成和實現(xiàn)過程就能迅速同Nurlogic標準單元、I/O以及已同Virage Logic嵌入存儲結構集成的混合信號庫匹配。交叉共享IP庫元件對推動整個設計進程，以及解決不同專利設計組件的合并問題都極為重要。對IP組件的集成在解決哪個IP組件將使用哪些層以及如何在物理上進行組合之類的后實現(xiàn)問題上特別重要。

通過與代工方TSMC緊密合作，設計小組能實現(xiàn)和集成該DSP系統(tǒng)體系的所有部分，并且整個設計的工作電壓都為0.9V。由于此項目采用了TSMC的0.18μm CMOS工藝，因而所有成員的不斷交流就特別重要。

本文總結

在開發(fā)過程結束時，樣片在0.9V電壓下通過測試，因而整個設計被證明是成功的，并已準備用在整個產(chǎn)品中。整個單芯片系統(tǒng)是在一個尺寸小于10mm²的0.18μm裸片上實現(xiàn)的。成品DSP芯片集成系統(tǒng)的開發(fā)時間要求短于8個月，并要達到芯片工作電壓為小于或等于0.9V的超低功率目標。這些新型超低功率DSP系統(tǒng)為下一代高級耳內(nèi)可編程助聽器奠定了基礎。他們也打開了無線、汽車和消費領域中多種微型語音處理和語音識別的應用之門。

通過將內(nèi)部設計技術同第三方IP結合起來，這些新型片上DSP系統(tǒng)為系統(tǒng)級設計商提供可配置性和可編程性，同時******程度降低了系統(tǒng)尺寸和使用功率。