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[摘 要]：基于超高速集成電路硬件描述語言（VHDL）的數(shù)控測試系統(tǒng)，含控制信號、接收數(shù)據(jù)、數(shù)據(jù)處理及發(fā)送數(shù)據(jù)模塊。根據(jù)不同控制信號，數(shù)據(jù)處理模塊得到分頻數(shù)據(jù)、主軸編碼器輸出個(gè)數(shù)和主軸編碼器線數(shù)。由數(shù)據(jù)SPDL_SD產(chǎn)生主軸脈沖分頻脈沖，再由分頻脈沖DIV控制產(chǎn)生SPDL_NUM／4個(gè)正交的A、B脈沖，同時(shí)根據(jù)數(shù)據(jù)SPDL_XS產(chǎn)生Z脈沖。通過外部的輸出電路，把產(chǎn)生的主軸A、B、Z脈沖發(fā)送到被測的數(shù)控系統(tǒng)。
關(guān)鍵詞：數(shù)控測試系統(tǒng)；超高速集成電路硬件描述語言；編碼器
0 引言
為解決人工測試數(shù)控系統(tǒng)存在的問題，提高對數(shù)控系統(tǒng)測試的快速性和準(zhǔn)確性，故以超高速集成電路硬件描述語言（FPGA）芯片為硬件核心，在計(jì)算機(jī)上安裝自行設(shè)計(jì)的測試軟件實(shí)現(xiàn)測試任務(wù)。并以西南自動(dòng)化研究所圣維數(shù)控有限責(zé)任公司開發(fā)的“SKX4-F”數(shù)控系統(tǒng)為例，對系統(tǒng)邏輯的正確性、功能性、NC指令運(yùn)行結(jié)果等測試進(jìn)行硬件設(shè)計(jì)。
系統(tǒng)主體結(jié)構(gòu)框圖如圖1。上位機(jī)通過PC104總線與測試系統(tǒng)的硬件電路相連，向測試系統(tǒng)進(jìn)行讀寫數(shù)據(jù)。硬件電路中的FPGA以Xilinx公司XC2S200-5PQ208作為控制核心，具體實(shí)現(xiàn)電路包括差分接收/發(fā)送電路、光耦TLP521-1、光耦6N137、高頻脈沖信號發(fā)生器等。
2 FPGA內(nèi)部功能及VHDL設(shè)計(jì)
系統(tǒng)中，F(xiàn)PGA實(shí)現(xiàn)讀鍵盤和電機(jī)來的數(shù)據(jù)信號、控制輸出脈沖的頻率和個(gè)數(shù)、進(jìn)行內(nèi)外觸發(fā)的選擇、允許或禁止觸發(fā)等。故將FPGA內(nèi)部按4個(gè)主要的模塊（見圖2），每一模塊對應(yīng)相應(yīng)的VHDL的設(shè)計(jì)文件，有利于各功能模塊的編寫和調(diào)試，提高了軟件的可維護(hù)性及可讀性。
模塊的功能簡介：
（1）控制信號模塊
本模塊主要接收開關(guān)電源的狀態(tài)信號（電源開／關(guān)、控制開／關(guān)、觸發(fā)開／關(guān)）、地址選擇信號、以及內(nèi)部通訊信號（如內(nèi)部信號讀寫允許、輸出、觸發(fā)允許、狀態(tài)／故障選擇等），同時(shí)輸出控制信號。
（2）接收數(shù)據(jù)和發(fā)送數(shù)據(jù)模塊
這2個(gè)模塊都有2個(gè)輸入端口：時(shí)鐘CLK和復(fù)位RESET，分別通過外部總線與計(jì)算機(jī)相連，數(shù)據(jù)的傳送格式為16位，同時(shí)與數(shù)據(jù)處理模塊之間分別通過信號允許接收、接收結(jié)束、接收寄存器和允許發(fā)送、發(fā)送結(jié)束、發(fā)送寄存器聯(lián)系。
（3）數(shù)據(jù)處理模塊
該模塊是系統(tǒng)的核心模塊，主要承擔(dān)處理數(shù)據(jù)的任務(wù)，與其它模塊相互通訊。該模塊按地址信號產(chǎn)生的選擇控制信號來控制本模塊處理接收到的數(shù)據(jù)，根據(jù)不同的選擇控制信號，在內(nèi)部產(chǎn)生被測數(shù)控系統(tǒng)所需的進(jìn)給軸編碼器反饋脈沖信號、主軸編碼器反饋脈沖信號、面板和手操盒脈沖信號及報(bào)警或急停等信號。
3 模塊設(shè)計(jì)實(shí)例
以FPGA數(shù)據(jù)處理模塊實(shí)現(xiàn)主軸脈沖信號為例。根據(jù)不同的選擇控制信號，在數(shù)據(jù)處理模塊中得到分頻數(shù)據(jù)（SPDL_SD）、主軸編碼器輸出個(gè)數(shù)（SPDL_NUM）和主軸編碼器線數(shù)（SPKL_XS）。
由分頻數(shù)據(jù)SPDL_SD按分頻計(jì)算公式產(chǎn)生主軸脈沖的分頻脈沖（DIV），再由DIV控制產(chǎn)生SPDL NUM／4個(gè)正交的A、B脈沖，在產(chǎn)生A、B脈沖時(shí)根據(jù)數(shù)據(jù)SPDL_XS產(chǎn)生Z脈沖。通過外部的輸出電路，把產(chǎn)生的主軸A、B、Z脈沖發(fā)送到被測的數(shù)控系統(tǒng)。分頻計(jì)算公式為：
分頻脈沖頻率=（FO（Hz）／（（寫入的分頻數(shù)據(jù)+1）×2））
其中：FO為高頻脈沖信號發(fā)生器輸入到FPGA芯片的系統(tǒng)時(shí)鐘頻率，為8MHz。
4 結(jié)語
利用FPGA芯片為硬件核心的數(shù)控測試系統(tǒng)，可根據(jù)寫入的數(shù)據(jù)準(zhǔn)確快速地在FPGA中實(shí)現(xiàn)信號的產(chǎn)生，并能及時(shí)實(shí)現(xiàn)被測試數(shù)控系統(tǒng)硬件邏輯正確性、功能、NC指令運(yùn)行結(jié)果等測試。 |
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