新一代CPLD及其應用
| 是沒有數(shù)據(jù)延遲，控制簡單，但是工作頻率很低，與cpld的乘加器性能有關；降抽樣型fir濾波器適用于輸入數(shù)據(jù)是壓縮數(shù)據(jù)的情況，即輸入的數(shù)據(jù)由多個原始數(shù)據(jù)組成，可以避免數(shù)據(jù)拆包重組和濾波后的抽樣，便于cpld設計，******的特點是可以在較低的時間頻率下完成濾波抽樣，不會造成數(shù)據(jù)的積累。從結構上分析，降抽樣型fir濾波器和直接型類似，也存在控制復雜的問題。 2.4 降抽樣型fir濾波器的仿真結果 設計中通過調(diào)用altera quartus ii軟件的megafunction中的乘加器實現(xiàn)了一個32階降抽樣fir濾波器。通過仿真，該濾波器完成對輸入的4096點數(shù)據(jù)流的濾波和1/4降抽樣的實時處理，只需要1024個時鐘周期，輸出延遲10個時鐘周期，處理速度大大高于通用dsp，仿真的最高工作頻率fmax達到了132mhz。在系統(tǒng)實際測試中，cpld的最高工作頻率fmax超80mhz，數(shù)據(jù)吞吐量達到2560mbit/s。 采用stratix系列的ep1s25設計的高速數(shù)字信號預處理模塊，在實驗中，ep1s25承擔了70%的運算量，使系統(tǒng)達到了實時數(shù)字信號處理的要求。實驗同時證明，采用基于cpld的fir濾波器和高性能dsp+cpld的混合結構，可以同時具有dsp軟件算法編程方便和cpld結構靈活配置、適合固定算法的特點，對不同的算法都有較強的適應能力。 |
