新一代CPLD及其應(yīng)用
關(guān)鍵詞：cpld fir 近年來，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（pld）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點，應(yīng)用領(lǐng)域不斷擴大，越來越多的電子系統(tǒng)開始采用可編程邏輯器件來實現(xiàn)數(shù)字信號處理，從而使通用dsp芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數(shù)學(xué)計算得以實現(xiàn)。繼quicklogic和xilinx分別開發(fā)了內(nèi)含嵌入式fir core的cpld之后，altera公司又推出了新一代可編程邏輯器件stratix系列，其性能完全滿足高速數(shù)字信號算是系統(tǒng)的設(shè)計要求。 1 stratix系列器件的主要特性 同其它含有嵌入式fir core的cpld相比較，stratix系列cpld采用了1.5v內(nèi)核，0.13μm全銅工藝，由quartusii 2.0以上版本軟件支持，可以重復(fù)編程，通過jtag接口或者eprom加載程序，內(nèi)部有dsp模塊、pll、大帶寬高速i/o接口和大容量存儲模塊。主要內(nèi)部資源參見表1。 表1 stratix器件內(nèi)部資源表
·高性能體系：stratix系列器件的新結(jié)構(gòu)采用了ditrectdrivetm技術(shù)和快速連續(xù)multitracktm互聯(lián)技術(shù)。multitracktm互聯(lián)技術(shù)可以根據(jù)走線不同長度進(jìn)行優(yōu)化，改善內(nèi)部模塊之間的互聯(lián)性能。altera公司特有的directdrivetm技術(shù)保證片內(nèi)所有的函數(shù)可以直接連接使用同一布線資源。這兩種技術(shù)與quartusii 2.0以上版本軟件提供的logiclock(tm)功能相結(jié)合，便于進(jìn)行模塊化設(shè)計，簡化了系統(tǒng)集成。stratix系統(tǒng)器件片內(nèi)的全局和本地時鐘資源提供了多達(dá)40個獨立的系統(tǒng)時鐘，有利于實現(xiàn)最豐富的系統(tǒng)性能；全新的布線結(jié)構(gòu)，分為三種長度的行列布線，在保證延時可預(yù)測的同時，增加了布線的靈活性。  ·大容量存儲資源：stratix器件中的trimatrix存儲結(jié)構(gòu)具有高達(dá)10mbit的ram和高達(dá)12tbps的峰值存儲帶；有三種不的嵌入存儲模塊類型，它們都具有混合寬度和混合時鐘模式嵌入移位寄存器功能，可用于多種不同的場合： 512bit m512模塊（512×1bit到32×18bit）：512位模塊加上校驗，可用于接口速率適配的fifo。 4kbit m4k模塊（4096×1bit到128×36bit）：4k位模塊加上校驗，可用于小型數(shù)據(jù)塊存儲和多通道i/o協(xié)議。 512kbit megaram模塊（64k×9bit到4k×144bit）：512k位ram加上校驗，可用于存儲大型數(shù)據(jù)塊或者nios tm嵌入式處理器軟核代碼等。 其中，4kbit m4k模塊和512kbit megaram模塊支持完全的雙端口模式。所有存儲資源分布在整個器件中，設(shè)計者可根據(jù)設(shè)計的存儲器類型和容量大小，通過altera quartus ii軟件的megafunction函數(shù)，靈活選擇不同參數(shù)，配置成特定存儲容量的ram、dpram、fifo等特殊模塊。 圖2 高速數(shù)字信號預(yù)處理模塊結(jié)構(gòu)圖 ·高帶寬dsp模塊：stratix dsp模塊包括硬件乘法器、加法器、減法器、累加器和流水線寄存器。各個功能單元之間有專用的走線，具有針對stratix器件內(nèi)部大量存儲器的專用存儲器結(jié)構(gòu)接口，因此通過優(yōu)化設(shè)計，dsp模塊可提供高達(dá)2.0gmacs的dsp性能，并且具有盡可能小的布線擁塞。其電路結(jié)構(gòu)如圖1所示。 altera quartus ii軟件的megafunction提供了多種dsp模塊操作模式。每一dsp模塊可針對不同的應(yīng)用，通過選擇合適的dsp模塊操作模式，實現(xiàn)8個9×9位乘法器、4個18×18位乘法器或一個36×36位乘法器。當(dāng)配置為36×36位乘法器模式時，dsp模式還可實現(xiàn)浮點算法。專用的乘法器電路支持帶符號和不帶符號乘法操作，并可在不帶來任何精度損失的情況下，動態(tài)地在兩種運算之間切換。 stratix器件的dsp模塊提供了高于dsp處理器的數(shù)據(jù)處理能力，并且更為靈活和經(jīng)濟。每一stratix dsp模塊可提供多達(dá)8個運行在250mhz的并行乘法器，數(shù)據(jù)吞吐能力高達(dá)2gmacs。******的stratix器件ep1s125包括28個dsp模塊，可完成高達(dá)224個并行乘法操作，并提供56gmacs的總線數(shù)據(jù)吞吐能力；而傳統(tǒng)的dsp處理器最多僅可同時進(jìn)行8個并行乘法操作，數(shù)據(jù)吞吐量也只有8.8gmacs。除了dsp模塊中的專用乘法器以外，還可利用邏輯單元（le）實現(xiàn)乘法器和dsp功能。例如，可在stratix器件中利用大約9600個邏輯單元實現(xiàn)一個256階fir濾波器。stratix系列的ep1s120包括大約114140個邏輯單元，可以容納11個這樣的濾波器。每一濾波器可運行在200mhz，這意味著通過利用le可提供563gmacs的器件總吞吐能力。結(jié)合dsp模塊提供的56gmacs數(shù)據(jù)吞吐能力，stratix器件可提供高達(dá)620gmacs的數(shù)據(jù)總吞吐能力。因此stratix器件適用于大數(shù)據(jù)量數(shù)字信號處理。 ·支持多種i/o標(biāo)準(zhǔn)和高速接口：stratix器件支持現(xiàn)有和將來的多種高速接口，如sfi-4、spi-4、hypertransport和rapidio；多種高速外部存儲器件接口，如ddr sdram/sdr sdram、zbt、qdr、qdrii和ddr sram/ddr fcram；也支持多種單端和差分i/o標(biāo)準(zhǔn)，如lvds、hypertransport、lvpecl、pcml、sstl和stl，能夠在不同接口電平和協(xié)議下高速傳送數(shù)據(jù)。典型的true-lvdstm專用電路包括serdes電路、差分i/o緩沖器、數(shù)據(jù)定位電路和精確調(diào)整時鐘數(shù)據(jù)關(guān)系的鎖相環(huán)（pll），具有840mbps性能，提供很高的數(shù)據(jù)吞吐能力，能夠確保數(shù)據(jù)在所需的高比特率下可靠地傳送和接收。 ·時鐘管理功能：每個stratix器件有多達(dá)12個pll和40個全局，采用全功能的嵌入式鎖相環(huán)（pll）管理片內(nèi)和片外時鐘，可以進(jìn)行頻率合成、倍頻、分頻、調(diào)整相位和延遲。stratix器件提供了兩種pll：增強型pll支持外部時鐘反饋、時鐘轉(zhuǎn)換、pll重置、可編程帶寬等功能；快速型pll用于優(yōu)化高速差分i/o端口和全局時鐘，實現(xiàn)最豐富的系統(tǒng)性能。 ·終端技術(shù)：stratix器件的片內(nèi)終端技術(shù)提供了串行、并行、差分、單端片內(nèi)端接電阻，實現(xiàn)了驅(qū)動阻抗匹配，減小了傳輸終端反射，改善了信號的完整性，提高了差分和單端i/o傳輸信號的質(zhì)量和可靠性。同時，由于去除了多個分立終端電阻，減少了部件數(shù)量，從而減小了印刷電路板的復(fù)雜性，優(yōu)化了印刷電路板的布局和布線。 ·niostm軟核嵌入處理器：niostm軟件嵌入式處理器為stratix、apex等高端cpld設(shè)計，可以實現(xiàn)sopc（system-on-a-progamable-chip）集成。它提供了16位專用指令集、alu、同步地址發(fā)生器、16或32bit數(shù)據(jù)總線、各種外設(shè)（如定時器、sram、flash）和接口（如uart、pio、spi、pwm、sdram接口和ide硬盤控制器等），把微處理器的優(yōu)點和pld異常強大的dsp處理器功能結(jié)合在一起。dsp設(shè)計者采用stratix dsp模塊和nios軟核處理器，可以充分利用高性能dsp模塊和軟核處理器為軟件算法實現(xiàn)所需的控制邏輯，通過硬件cpld完成軟件dsp算法?！て骷渲煤瓦h(yuǎn)程系統(tǒng)升級：配置了差錯恢復(fù)電路，確保了遠(yuǎn)程可靠、安全地系統(tǒng)升級和差錯修復(fù)。如果恢復(fù)電路在重配置錯誤時，差錯恢復(fù)電路將安全地回到初始的設(shè)置。 圖2 低通濾波器的性能 2 stratix器件的典型應(yīng)用 在高速信號處理系統(tǒng)中，通用dsp已經(jīng)無法滿足實時性、快速性的要求。設(shè)計者經(jīng)常采用dsp+cpld的結(jié)構(gòu)，將任務(wù)分解成dsp完成的計算方式及控制結(jié)構(gòu)比較復(fù)雜的信號處理算法和cpld完成的時序組合邏輯及某些簡單的運算，從而使系統(tǒng)處理能力顯著提高。采用stratix器件設(shè)計了高速數(shù)字信號預(yù)處理模塊。 2.1 stratix器件應(yīng)用設(shè)計 高速數(shù)字信號預(yù)處理模塊用于對原始數(shù)據(jù)進(jìn)行濾波降采樣處理，達(dá)到降低采樣率、減少數(shù)據(jù)量、提高系統(tǒng)實時性的目的。具體結(jié)構(gòu)如圖2所示。原始數(shù)據(jù)通過fpdp端口接收并經(jīng)過大容量dpram，并通過pci總線送回主機，進(jìn)行現(xiàn)場數(shù)據(jù)保存；另一方面拋棄輔助數(shù)據(jù)，提取真實數(shù)據(jù)包后，傳送到降抽樣濾波器，其結(jié)果由通用浮點dsp芯片adsp21160讀取，通過特有的link port傳送到主處理板。所有fifo、dpram、dsp模塊均使用ep1s25內(nèi)部資源。這種cpld+dsp的混合結(jié)構(gòu)設(shè)計可以同時具有dsp運算能力強和ep1s25速度高、資源豐富、設(shè)計靈活的特點，能適應(yīng)大數(shù)據(jù)流的處理。 2.2 fir濾波器仿真設(shè)計和參數(shù)計算 設(shè)計的核心部分是基于stratix ep1s25設(shè)計的兩個結(jié)構(gòu)相同的低通濾波器，分別對i/q兩路原始數(shù)據(jù)進(jìn)行濾波處理，使得其帶寬降低。為了選取適當(dāng)?shù)臑V波器階數(shù)，必須在濾波效果和運算量之間進(jìn)行折中。單純從濾波效果的角度講，濾波器階數(shù)越高，越能逼近理想的矩形通帶，提高抽樣后信號的信噪比。但是階數(shù)越高，運算量就越大，因此必須限制濾波器的階數(shù)。綜合考慮ep1s25中dsp模塊數(shù)量與信號指標(biāo)要求，即可確定濾波器的階數(shù)。完成分析之后，在matlab下計算濾波器的參數(shù)，然后將參數(shù)歸一化，重新分析濾波器性能是否滿足要求。圖3是參數(shù)歸一化前、后頻率響應(yīng)特性的對比。歸一化后的參數(shù)可以直接作為fir濾波器參數(shù)供cpld設(shè)計使用。 2.3 基于cpld的抽樣fir濾波器的結(jié)構(gòu)設(shè)計 基于cpld設(shè)計的fir濾波器結(jié)構(gòu)可以采用以下幾種類型：直接型fir濾波器、倒置型fir濾波器和降抽樣型fir濾波器。直接型fir濾波器是cpld實現(xiàn)fir濾波器的最常用結(jié)構(gòu)，來源于fir公式的推導(dǎo)，是一種常見的模型。考慮到fir的參數(shù)是對稱的，可以采用對稱的直接型結(jié)構(gòu)。倒置型fir濾波器是直接型fir濾波器的變形，與直接型不同之處在于：直接型的加乘器是完全對稱的，在設(shè)計中，可以統(tǒng)一的加法器、乘法器后插入緩存器，對計算結(jié)果進(jìn)行暫存，實現(xiàn)對數(shù)據(jù)的流水處理；而倒置型不具備這個特點，它的乘加器運算必須在一個時鐘周期內(nèi)完成，否則運算錯誤。降抽樣型fir濾波器（圖4是8階2抽1 fir濾波器）在結(jié)構(gòu)上類似于直接到fir的并聯(lián)，與前面兩種濾波器的******不同之處是邊濾波邊抽樣。  前兩種fir濾波器通常用于串行輸入數(shù)據(jù)的情況下。直接型由于對稱結(jié)構(gòu)，可以采用流水調(diào)度，所以工作頻率很高，但是數(shù)據(jù)延遲比較大，40階的濾波器可以達(dá)到20個時鐘周期，控制比較復(fù)雜；倒置型結(jié)構(gòu)的優(yōu)點 |
